MathWorks incorpora la generación de código HDL en Matlab

08/03/2012

8 de marzo de 2012

MathWorks presentó a primeros de marzo HDL Coder, que genera automáticamente código HDL desde Matlab y que permite a los ingenieros implementar diseños sobre FPGAs y ASICs mediante el lenguaje de Matlab, ampliamente utilizado. MathWorks también presentó HDL Verifier, que incluye capacidades HIL (hardware-in-the-loop) para FPGAs que pueden utilizarse con objeto de realizar pruebas de diseños sobre FPGAs y ASICs. Con estos dos productos, MathWorks ahora proporciona generación y verificación de código HDL mediante Matlab y Simulink.

“En todas partes, los ingenieros utilizan Matlab y Simulink para diseñar sistemas y algoritmos”, afirma Tom Erkkinen, responsable de aplicaciones embebidas y certificación de MathWorks. “Ahora, con HDL Coder y HDL Verifier, ya no tendrán que escribir manualmente el código HDL ni los test benches para desarrollar diseños de FPGAs y ASICs.”

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HDL Coder genera código VHDL y Verilog portátil y sintetizable a partir de funciones de Matlab y modelos de Simulink que se pueden emplear para la programación de FPGAs o la creación de prototipos y diseños de ASICs. Como resultado, los equipos de ingenieros ahora pueden identificar inmediatamente el mejor algoritmo para la implementación del hardware. La trazabilidad entre los modelos de Simulink y el código HDL generado también soporta el desarrollo de aplicaciones de alta integridad que cumplan el estándar DO-254 y otros estándares.

“HDL Coder ofrece integración con Xilinx ISE Design Suite, lo cual crea un flujo de trabajo simple que facilita la tarea a los desarrolladores de algoritmos que emplean los productos de MathWorks para trabajar con FPGAs de Xilinx”, nos cuenta Vin Ratford, vicepresidente senior de desarrollo comercial y marketing internacional de Xilinx.”Esta integración también proporciona a nuestros clientes comunes acceso a una amplia gama de IP optimizadas de Xilinx a partir de HDL Coder, lo que aumenta aún más su productividad”.

HDL Verifier ahora soporta la verificación HIL para FPGAs para placas de FPGAs de Altera y Xilinx. HDL Verifier proporciona interfaces de cosimulación que enlazan MATLAB y Simulink con simuladores HDL tales como Cadence Incisive, Mentor Graphics ModelSim y Questa. Con estas capacidades, los ingenieros pueden verificar con rapidez si su implementación HDL coincide con los algoritmos de Matlab y las especificaciones de sistema de Simulink.

“A medida que aumenta la adopción de FPGAs por parte de la industria, los diseñadores necesitan un modo de cubrir la etapa de verificación entre los modelos de sistemas y el diseño de FPGAs”, comenta Vince Hu, vicepresidente de marketing corporativo y de productos de Altera. “HDL Verifier enlaza los modelos de sistemas con los diseños de FPGAs y permite a los ingenieros realizar verificaciones HIL con las FPGAs de Altera y Simulink. Este flujo de trabajo acorta los ciclos de verificación y ayuda a los ingenieros a tener más confianza en sus implementaciones en silicio”.

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